内存主要分为易失性内存（如DRAM、SRAM）和非易失性内存（如NOR Flash、NAND Flash）两大类型。前者在通电状态下高速响应CPU指令，承担程序运行时的实时数据暂存与中转任务，典型如笔记本搭载的DDR5-5600内存与手机采用的LPDDR5X-8533，其带宽与延迟参数直接关联多任务切换流畅度与AI应用加载效率；后者则依托半导体物理特性实现断电数据长驻，广泛用于固件存储、系统引导及用户数据持久化，例如主板BIOS芯片中的SPI NOR Flash支持毫秒级启动代码读取，而UFS 4.0协议下的3D NAND闪存可提供超4200MB/s顺序读取性能。两类内存并非简单并列，而是依据访问速度、数据保持性、制造工艺与功能定位形成严密的分层协作体系，共同构筑现代智能终端的底层算力基石。
一、易失性内存的物理实现与性能边界
DRAM和SRAM虽同属易失性内存，但技术路径迥异。DRAM每个存储单元仅需一个晶体管加一个电容，结构简单、集成度高，因此成为主内存首选——DDR5标准已支持单条64GB容量、最高8400MT/s带宽，并引入片上纠错（On-die ECC）与电源管理子系统，显著提升多核平台下的数据完整性与能效比；而SRAM依靠六晶体管触发器结构，无需刷新电路，访问延迟稳定在1–3纳秒区间，被严格部署于CPU内部：L1缓存采用同步读写设计，每核独占32–64KB；L3缓存则以共享池形式存在，主流笔记本处理器已普遍配置24MB以上容量，直接决定AI本地推理中模型权重调用的响应速度。用户可通过设备管理器或CPU-Z工具查看实际运行频率与通道模式，双通道启用状态下，DDR5带宽可提升近90%，对Stable Diffusion等内存密集型AI应用效果尤为明显。
二、非易失性内存的功能分工与协议演进
现代ROM已脱离早期掩膜固化形态，转为以Flash技术为核心的可编程非易失方案。SPI NOR Flash凭借XIP能力，被嵌入主板固件芯片，其随机读取延迟低于100纳秒，确保UEFI启动过程在1.5秒内完成；NAND Flash则按使用场景分化：消费级SSD普遍采用TLC颗粒配合NVMe 2.0协议，顺序读取达7400MB/s；手机端UFS 4.0则通过双通道+主机感知命令队列（HCMQ），将随机读写IOPS推升至200K以上，使《原神》等大型游戏热加载帧率波动降低40%。值得注意的是，部分旗舰平板已开始集成eMMC 5.1作为协处理器专用存储，专用于传感器融合算法的中间结果缓存，体现非易失内存向功能定制化延伸的趋势。
三、两类内存协同工作的典型数据流实例
以本地运行Llama 3-70B量化模型为例：系统首先从NAND Flash加载模型参数至DDR5内存（耗时约8–12秒）；推理过程中，Attention层计算所需的KV缓存持续驻留于L3 SRAM中，避免频繁访问主内存带来的30–50纳秒延迟；当用户切换对话上下文时，部分历史token向量被自动迁移至LPDDR5X低功耗通道暂存，实现能效与响应的动态平衡。该过程由内存控制器统一调度，不依赖用户干预，但底层依赖DRAM刷新周期、SRAM命中率及NAND磨损均衡算法的精密配合。
综上，内存分类的本质是算力需求与物理约束之间长期演化的结果，理解其分层逻辑才能真正驾驭设备性能潜力。